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下图中一次传输以传输262个长度的数据为例，需要2次AXI4 BURST才能完成，第一次传输256个长度数据，第二次传输6个长度的数据。 借此2024版本教程更新发布之际，我们也对FDMA1.0版本升级到FDMA3.2版本。 解决3.1版本中，当总的burst长度是奇数的时候出现错误，修改端口命名规则，设置I代表了输入信号，O代表了输出信号。 如果用过ZYNQ/ZYNQMP的都知道，要直接操作PS的DDR 通常是DMA 或者VDMA,然而用过XILINX 的DMA IP 和VDMA IP，总有一种遗憾，那就是不够灵活，还需要对寄存器配置，真是麻烦。 XILINX 的总线接口是AXI4总线，自定义AXI4 IP挂到总线上就能实现对内存地址空间的读写访问。 因此，我们只要掌握AXI4协议就能完成不管是PS还是PL DDR的读写操作。
找到以下路径，中saxi_full_v1_0_S00_AXI.v文件，并且对齐修改。 这节课的源码文件已经编写好了，我们直接拿来使用。  新建2个文件，把源码文件 maxi_lite_gpio.v和saxi_lite_gpio. [[https://bicupidmeet.com|DOWNLOAD WINDOWS 11 CRACKED]] v并且方便放入03_ip/maxi_lite文件夹和03_ip/saxi_lite文件夹。 这里一次rburst_len_req多产生一次，但是结果却不影响，大家可以思考下。
这里一次wburst_len_req多产生一次，但是结果却不影响，大家可以思考下。 PL的GPIO可以定义为EMIO,其中PL部分FPGA引脚A21和A18接到了LED上，K24、F21接到了按键上。
FDMA是米联客的基于AXI4总线协议定制的一个DMA控制器。 本文对AXI4-FULL总线接口进行了封装，同时定义了简单的APP接口提供用户调用AXI4总线实现数据交互。 这个IP 我们命名为FDMA(Fast Direct Memory Access)。 基于前面5篇文章中5个实验，我们已经掌握了AXI4总线协议，现在我们编写一个自定义的AXI-Lite-Slave GPIO IP,并且用编写的AXI-Lite-Master IP对齐进行仿真验证和上板验证。 基于前面5篇文章中5个实验，我们已经掌握了AXI4总线协议，现在我们编写一个自定义的AXI-Lite-Slave GPIO IP，并且用编写的AXI-Lite-Master IP对其进行仿真验证和上板验证。 FDMA的读写代码高度对称，以上源码和以下波形图都和写操作类似，理解起会提高很多效率。